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来源: gegenion 于 2025-01-17 20:02:48 [] [旧帖] [给我悄悄话] 阅读数 : (0 bytes)
本帖于 2025-01-19 05:44:05 时间, 由普通用户 gegenion 编辑

所有跟帖： 

• 要当时设计一个能产生这个时序图的电路？那是很难 -oryzivore- ♂ 给 oryzivore 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:05:48

• 好像还好吧。细节全忘记了 -我是谁的谁- ♂ 给 我是谁的谁 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:22:19

• 觉得如果我刷过二次类似的题，应该也能答。这个类似逻辑 -oryzivore- ♂ 给 oryzivore 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:26:26

• 这个应该用 Verilog 或者 VHDL design 个 RTL 就可以了。不用物理实现 -Siriuc- ♂ 给 Siriuc 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:31:01

• 先画时序图，用到pipeline 和 if -else， 以及 counter 的 concept， -沧海一粟-2006- ♂ 给 沧海一粟-2006 发送悄悄话 (95 bytes) () 01/18/2025 postreply 00:11:20

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