要当时设计一个能产生这个时序图的电路？那是很难

来源: oryzivore 于 2025-01-17 20:05:48 [] [旧帖] [给我悄悄话] 阅读数 : (0 bytes)
回答: here and there 由 gegenion 于 2025-01-17 20:02:48

所有跟帖： 

• 好像还好吧。细节全忘记了 -我是谁的谁- ♂ 给 我是谁的谁 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:22:19

• 觉得如果我刷过二次类似的题，应该也能答。这个类似逻辑 -oryzivore- ♂ 给 oryzivore 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:26:26

• 这个应该用 Verilog 或者 VHDL design 个 RTL 就可以了。不用物理实现 -Siriuc- ♂ 给 Siriuc 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:31:01

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