这个应该用 Verilog 或者 VHDL design 个 RTL 就可以了。不用物理实现

Siriuc · 2025-01-17 20:31:01Z

这个应该用 Verilog 或者 VHDL design 个 RTL 就可以了。不用物理实现简介

来源: Siriuc 于 2025-01-17 20:31:01 [档案] [旧帖] [给我悄悄话] 阅读数 : (0 bytes)

回答: 要当时设计一个能产生这个时序图的电路？那是很难由 oryzivore 于 2025-01-17 20:05:48

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