家里有学EE, CE, SE的小中们，看看大厂招intern 或者NG的技术面试题能不能做出来？

来源: gegenion 于 2025-01-17 20:02:05 [] [旧帖] [给我悄悄话] 阅读数 : (0 bytes)

所有跟帖： 

• here and there -gegenion- ♂ 给 gegenion 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:02:48

• 要当时设计一个能产生这个时序图的电路？那是很难 -oryzivore- ♂ 给 oryzivore 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:05:48

• 好像还好吧。细节全忘记了 -我是谁的谁- ♂ 给 我是谁的谁 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:22:19

• 觉得如果我刷过二次类似的题，应该也能答。这个类似逻辑 -oryzivore- ♂ 给 oryzivore 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:26:26

• 这个应该用 Verilog 或者 VHDL design 个 RTL 就可以了。不用物理实现 -Siriuc- ♂ 给 Siriuc 发送悄悄话 (0 bytes) () 01/17/2025 postreply 20:31:01

• 先画时序图，用到pipeline 和 if -else， 以及 counter 的 concept， -沧海一粟-2006- ♂ 给 沧海一粟-2006 发送悄悄话 (95 bytes) () 01/18/2025 postreply 00:11:20

• 现在的年轻人是不是CAD用得太多了，想当初这不是都是EECS数字电路设计基本的作业题吗 -gpu- ♂ 给 gpu 发送悄悄话 gpu 的博客首页 (64 bytes) () 01/17/2025 postreply 23:10:40

• 这个确实要用 Verilog。考察逻辑电路设计思维。 -沧海一粟-2006- ♂ 给 沧海一粟-2006 发送悄悄话 (0 bytes) () 01/18/2025 postreply 00:13:23

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